Transitor trường ứng (Field Effect Transitor)

Mô hình sau đây mô tả hai loại JFET: kênh N và kênh P.

Hình 1Thông lộ(kênh) N-Thân p- (được nối với cổng)N+N+VùngnguồnVùngthoátVùngcổngPTrong JFET kênh N gồm có hai vùng n+ là hai vùng nguồn và thoát. Một vùng n- pha ít tạp chất dùng làm thông lộ (kênh) nối liền vùng nguồn và vùng thoát. Một vùng p- nằm phía dưới thông lộ là thân và một vùng p nằm phía trên thông lộ. Hai vùng p và p- nối chung với nhau tạo thành cực cổng của JFET.

p+p+n-nSDGTiếp xúc kim loạiKênh p-DSGn+n+p-pSDGTiếp xúc kim loạiKênh n-DSGJFET Kênh PJFET Kênh NKý hiệuHình 2S (Source): cực nguồnD (Drain): cực thoátG (Gate): cưc cổng

Nếu so sánh với BJT, ta thấy: cực thoát D tương đương với cực thu C, cực nguồn S tương đương với cực phát E và cực cổng G tương đương với cực nền B.

• JFET kênh N tương đương với transistor NPN.
• JFET kênh P tương đương với transistor PNP.

DSGDSGCEBCEBJFETKênh NJFETKênh PBJTNPNBJTPNPThoát  ThuNguồn  PhátCổng  NềnHình 3

Cũng giống như transistor NPN được sử dụng thông dụng hơn transistor PNP do dùng tốt hơn ở tần số cao. JFET kênh N cũng thông dụng hơn JFET kênh P với cùng một lý do. Phần sau, ta khảo sát ở JFET kênh N, với JFET kênh P, các tính chất cũng tương tự.

n+Sn+DKênh n-GatepThân p-Vùng hiếmHình 4Khi chưa phân cực, do nồng độ chất pha không đồng đều trong JFET kênh N nên ta thấy vùng hiếm rộng ở thông lộ n- và thân p-, vùng hiếm hẹp ở vùng thoát và nguồn n+.

Bây giờ, nếu ta mắc cực nguồn S và cực cổng G xuống mass, nghĩa là điện thế VGS=0V. Điều chỉnh điện thế VDS giữa cực thoát và cực nguồn, chúng ta sẽ khảo sát dòng điện qua JFET khi điện thế VDS thay đổi.

VGS = 0Vn+n+p-SDn-pGVDSNối P-N ở vùng thoát được phân cực nghịchHình 5Vì vùng thoát n+ nối với cực dương và vùng cổng G nối với cực âm của nguồn điện VDS nên nối PN ở vùng thoát được phân cực nghịch, do đó vùng hiếm ở đây rộng ra (xem hình vẽ)

P GateThân P- (Gate)Kênh n-n+ thoátVùng hiếm rộngID Dòng điện tử rời khỏi thông lộ và đi ra khỏi vùng thoátIS Dòng điện tử từ nguồn S đi vào thông lộHình 6

Khi VDS còn nhỏ, dòng điện tử từ cực âm của nguồn điện đến vùng nguồn (tạo ra dòng IS), đi qua thông lộ và trở về cực dương của nguồn điện (tạo ra dòng điện thoát ID).

Nếu thông lộ có chiều dài L, rộng W và dày T thì điện trở của nó là:

R=ρ.LWT size 12{R=ρ "." { {L} over { ital "WT"} } } {}; Trong đó,  là điện trở suất của thông lộ. Điện trở suất là hàm số theo nồng độ chất pha.

Hình 7Dài LSDGThông lộ có bề dày TBề rộng W

ID (mA)IDSSVDS (volt)VGS = 0VVP (Pinch-off voltage)0Dòng điện bảo hòa thoát nguồnVùng tuyến tínhVùng điện trở động thay đổi không tuyến tínhVùng bảo hòa  vùng dòng điện gần như là hằng sốHình 8

P GateThân P- (Gate)Kênh n-n+ thoátDrainNhững điện tử có năng lượng cao trong dải dẫn điện xuyên qua vùng hiếm để vào vùng thoátHình 9Vùng hiếm chạm nhau (thông lộ bị nghẽn)Những electron bị hút về cực dương của nguồn điện

Khi VDS còn nhỏ (vài volt), điện trở R của thông lộ gần như không thay đổi nên dòng ID tăng tuyến tính theo VDS. Khi VDS đủ lớn, đặc tuyến không còn tuyến tính nữa do R bắt đầu tăng vì thông lộ hẹp dần. Nếu ta tiếp tục tăng VDS đến một trị số nào đó thì hai vùng hiếm chạm nhau, ta nói thông lộ bị nghẽn (pinched off).

Trị số VDS để thông lộ bắt đầu bị nghẽn được gọi là điện thế nghẽn VP (pinched off voltage). Ở trị số này, chỉ có các điện tử có năng lượng cao trong dải dẫn điện mới có đủ sức xuyên qua vùng hiếm để vào vùng thoát và bị hút về cực dương của nguồn điện VDS tạo ra dòng điện thoát ID.

Nếu ta cứ tiếp tục tăng VDS, dòng điện ID gần như không thay đổi và được gọi là dòng điện bảo hoà thoát - nguồn IDSS (chú ý: ký hiệu IDSS khi VGS=0V).

Bây giờ, nếu ta phân cực cổng-nguồn bằng một nguồn điện thế âm VGS (phân cực nghịch), ta thấy vùng hiếm rộng ra và thông lộ hẹp hơn trong trường hợp VGS=0V. Do đó điện trở của thông lộ cũng lớn hơn.

VGS n+n+p-SDn-pGVDSNối P-N ở vùng thoát được phân cực nghịchHình 10

P GateThân P- (Gate)Kênh n-n+ thoátThông lộ hẹp hơn nên điện trở lớn hơn. Có nghĩa là ID và IS nhỏ hơn ở cùng một trị VDS khi VGS âm hơnHình 11IDVDSVGS < 0VGS = 0IDSSDòng bảo hòa ID giảmVPVDS ứng với trị bảo hòa giảmP GateThân P- (Gate)Thông lộ n-n+ thoátThông lộ nghẽn ở trị VDS thấp hơn khi VGS âm vì thông lộ hẹp hơn

Khi VDS còn nhỏ, ID cũng tăng tuyến tính theo VDS, nhưng khi VDS lớn, thông lộ bị nghẽn nhanh hơn, nghĩa là trị số VDS để thông lộ nghẽn nhỏ hơn trong trường hợp VGS=0V và do đó, dòng điện bảo hoà ID cũng nhỏ hơn IDSS.

Chùm đặc tuyến ID=f(VDS) với VGS là thông số được gọi là đặc tuyến ra của JFET mắc theo kiểu cực nguồn chung.

VDS (volt)VGS = -4VVGS = -3VVGS = -2VVGS = -1VVGS = 0VID(mA)VDS=VP=8V0VGS = VGS(off) = -8VĐặc tuyến|VDS| = |VP|-|VGS|Vùng bảo hòa (vùng dòng điện hằng số)Hình 12

Khi VGS càng âm, dòng ID bảo hoà càng nhỏ. Khi VGS âm đến một trị nào đó, vùng hiếm chiếm gần như toàn bộ thông lộ và các điện tử không còn đủ năng lượng để vượt qua được và khi đó ID = 0. Trị số của VGS lúc đó gọi là VGS(off). Người ta chứng minh được trị số này bằng với điện thế nghẽn.

∣ V GS ( off ) ∣ = ∣ V P ∣ size 12{ lline V rSub { size 8{ ital "GS" ( ital "off" ) } } rline = lline V rSub { size 8{P} } rline } {}

Vì Vp chính là hiệu thế phân cực ngược các nối P-N vừa đủ để cho các vùng hiếm chạm nhau. Vì vậy, trong vùng bảo hoà ta có:

∣ V DS ∣ + ∣ V GS ∣ = ∣ V P ∣ size 12{ lline V rSub { size 8{ ital "DS"} } rline + lline V rSub { size 8{ ital "GS"} } rline = lline V rSub { size 8{P} } rline } {}

n+Sn+DKênh n-GatepThân p-Không có hạt tải điện di chuyển qua thông lộ (ID = IS = 0)Hình 13Vì nối cổng nguồn được phân cực nghịch, dòng điện IG chính là dòng điện rỉ ngược nên rất nhỏ, do đó dòng điện chạy vào cực thoát D được xem như bằng dòng điện ra khỏi cực nguồn S. ID # IS.

So sánh với BJT, ta thấy:

DSGCEBIG (rỉ)  0VCBVBEVGSIB nhỏVCEIE IS IC  IEID  IS-+++---VDS+-+Hình 14

Thí dụ: một JFET kênh N có IDSS=20mA và VGS(off)=-10V.

Tính IS khi VGS=0V? Tính VDS bảo hoà khi VGS = -2V.

Giải:

Khi VGS=0V  ID=IDSS=20mA và ID=IS=20mA

Ta có: ∣VP∣=∣VGS(off)∣=10V size 12{ lline V rSub { size 8{P} } rline = lline V rSub { size 8{ ital "GS" ( ital "off" ) } } rline ="10"V} {} và ∣VDS∣=∣VP∣−∣VGS∣=10−2=8V size 12{ lline V rSub { size 8{ ital "DS"} } rline = lline V rSub { size 8{P} } rline - lline V rSub { size 8{ ital "GS"} } rline ="10" - 2=8V} {}

DSGTín hiệu vàoTín hiệuraCổng chungDSGTín hiệu vàoTín hiệuraNguồn chungSDGTín hiệu vàoTín hiệuraThoát chungHình 15Cũng giống như BJT, người ta cũng có 3 cách ráp của FET (JFET và MOSFET): mắc kiểu cực cổng chung (common-gate), cực nguồn chung (common-source) và cực thoát chung (common-drain).

So sánh với BJT NPN, ta thấy có sự tương đương như sau:

Các cực	Cách mắc
FET	BJT	FET	BJT
Cực thoát DCực nguồn SCực cổng G	Cực thu CCực phát ECực nền B	Cực cổng chungCực nguồn chungCực thoát chung	Cực nền chungCực phát chungCực thu chung

Người ta chứng minh được khi VDS có trị số làm nghẽn thông lộ (JFET hoạt động trong vùng bảo hoà), ID và VGS thoả mãn hệ thức:

ID=IDSS1−VGSVGS(off)2 size 12{I rSub { size 8{D} } =I rSub { size 8{ ital "DSS"} } left [1 - { {V rSub { size 8{ ital "GS"} } } over {V rSub { size 8{ ital "GS" ( ital "off" ) } } } } right ] rSup { size 8{2} } } {} hay ID=IDSS1+VGSVP2 size 12{I rSub { size 8{D} } =I rSub { size 8{ ital "DSS"} } left [1+ { {V rSub { size 8{ ital "GS"} } } over {V rSub { size 8{P} } } } right ] rSup { size 8{2} } } {}

Phương trình này được gọi là phương trình truyền của JFET. Các thông số ID và VGS(off) được nhà sản xuất cho biết.

Để ý là: VGS và VGS(off) âm trong JFET thông lộ n và dương trong thông lộ p.

Người ta cũng có thể biểu thị sự thay đổi của dòng điện thoát ID theo điện thế cổng nguồn VGS trong vùng bảo hoà bằng một đặc tuyến gọi là đặc tuyến truyền bằng cách vẽ đường biểu diễn của phương trình truyền ở trên.

IVVVGGVDD+--++-GDSVGS+-+-VDSIDHình 16

2 4 6 8VDS (volt)VGS = -4VVGS = -3VVGS = -2VVGS = -1VVGS = 0VID(mA)VP0VGS = VGS(off) = -8VHình 17VGS(off)-8 -6 -4 -2VGS = -6V12963Đặc tuyếntruyềnĐặc tuyếnngõ ra

Như ta đã thấy trong JFET, người ta dùng điện trường kết hợp với sự phân cực nghịch của nối P-N để làm thay đổi điện trở (tức độ dẫn điện) của thông lộ của chất bán dẫn. cũng như BJT, các thông số của JFET cũng rất nhạy đối với nhiệt độ, ta sẽ khảo sát qua hai tác động chính của nhiệt độ:

Khi nhiệt độ tăng, vùng hiếm giảm, do đó độ rộng của thông lộ tăng lên, do đó điện trở của thông lộ giảm. (ID tăng)

Khi nhiệt độ tăng, độ linh động của các hạt tải điện giảm (ID giảm)

Do thông lộ tăng rộng theo nhiệt độ nên VGS(off) cũng tăng theo nhiệt độ. Thực nghiệm cho thấy ∣VGS(off)∣ hay ∣VP∣ size 12{ lline V rSub { size 8{ ital "GS" ( ital "off" ) } } rline " hay " lline V rSub { size 8{P} } rline } {} tăng theo nhiệt độ với hệ số 2,2mV/10C.

Từ công thức: ID=IDSS1−VGSVGS(off)2 size 12{I rSub { size 8{D} } =I rSub { size 8{ ital "DSS"} } left [1 - { {V rSub { size 8{ ital "GS"} } } over {V rSub { size 8{ ital "GS" ( ital "off" ) } } } } right ] rSup { size 8{2} } } {}

Cho thấy tác dụng này làm cho dòng điện ID tăng lên. Ngoài ra, do độ linh động của hạt tải điện giảm khi nhiệt độ tăng làm cho điện trở của thông lộ tăng lên nên dòng điện IDSS giảm khi nhiệt độ tăng, hiệu ứng này làm cho ID giảm khi nhiệt độ tăng.

Tổng hợp cả hai hiệu ứng này, người ta thấy nếu chọn trị số VGS thích hợp thì dòng thoát ID không đổi khi nhiệt độ thay đổi. Người ta chứng minh được trị số của VGS đó là:

∣VGS∣=∣VP∣−0,63V size 12{ lline V rSub { size 8{ ital "GS"} } rline = lline V rSub { size 8{P} } rline - 0,"63"V} {} với VP là điện thế nghẽn ở nhiệt độ bình thường.

Các hình vẽ sau đây mô tả ảnh hưởng của nhiệt độ trên các đặc tuyến ra, đặc tuyến truyền và đặc tuyến của dòng ID theo nhiệt độ khi VGS làm thông số.

ID0VGS = 0VGS = -1V|VGS| = |VP|-0,63VID giảmID tăngVDS250 450Hình 18

0-100-50050100150IDIDIDSS(VDS cố định)-550C 250C +1500C|VGS| = |VP|-0,63VVGS(off)VGSt0C|VGS| = |VP|-0,63VVGS = -1VVGS = -0VHình 19

Ngoài ra, một tác dụng thứ ba của nhiệt độ lên JFET là làm phát sinh các hạt tải điện trong vùng hiếm giữa thông lộ-cổng và tạo ra một dòng điện rỉ cực cổng IGSS (gate leakage current). Dòng IGSS được nhà sản xuất cho biết. dòng rỉ IGSS chính là dòng điện phân cực nghịch nối P-N giữa cực cổng và cực nguồn. Dòng điện này là dòng điện rỉ cổng-nguồn khi nối tắt cực nguồn với cực thoát. Dòng IGSS tăng gấp đôi khi nhiệt độ tăng lên 100C.

I GSS ( t 0 C ) = I GSS ( 25 0 C ) 2 ( t − 25 ) 10 size 12{I rSub { size 8{ ital "GSS"} } ( t rSup { size 8{0} } C ) =I rSub { size 8{ ital "GSS"} } ( "25" rSup { size 8{0} } C ) 2 rSup { size 8{ { { ( t - "25" ) } over {"10"} } } } } {}

VGGGDSIGSSVDS = 0VHình 20

Ta thấy rằng khi áp một điện thế âm vào JFET kênh N thì vùng hiếm rộng ra. Sự gia tăng của vùng hiếm làm cho thông lộ hẹp lại và điện trở của thông lộ tăng lên. Kết quả sau cùng là tạo ra dòng điện ID nhỏ hơn IDSS.

Bây giờ, nếu ta áp điện thế dương VGS vào JFET kênh N thì vùng hiếm sẽ hẹp lại (do phân cực thuận cổng nguồn), thông lộ rộng ra và điện trở thông lộ giảm xuống, kết quả là dòng điện ID sẽ lớn hơn IDSS.

Trong các ứng dụng thông thường, người ta đều phân cực nghịch nối cổng nguồn (VGS âm đối với JFET kênh N và dương đối với JFET kênh P) và được gọi là điều hành theo kiểu hiếm.

JFET cũng có thể điều hành theo kiểu tăng (VGS dương đối với JFET kênh N và âm đối với JFET kênh P) nhưng ít khi được ứng dụng, vì mục đích của JFET là tổng trở vào lớn, nghĩa là dòng điện IG ở cực cổng - nguồn trong JFET sẽ làm giảm tổng trở vào, do đó thông thường người ta giới hạn trị số phân cực thuận của nối cổng - nguồn tối đa là 0,2V (trị số danh định là 0,5V).

VGGGDSIGSSVDSVDD+-VGS+-Phân cực kiểu hiếmPhân cực kiểu tăng(Tối đa 0,2V)+-+-00-4VVGSVGS = 0,2VVGS = 0VVGS = -1VVGS = -2VVGS = -3VVDSIDIDIDSSĐiều hành kiểu tăngĐiều hành kiểu hiếm0,2VHình 21JFET kênh N

+VGGGDSVDSVDD-VGS-+Phân cực kiểu hiếmPhân cực kiểu tăng(Tối đa 0,2V)-+-+VGGIDHình 22

Tuy JFET có tổng trở vào khá lớn nhưng cũng còn khá nhỏ so với đèn chân không. Để tăng tổng trở vào, người ta đã tạo một loại transistor trường khác sao cho cực cổng cách điện hẳn cực nguồn. Lớp cách điện là Oxyt bán dẫn SiO2 nên transistor được gọi là MOSFET.

Ta phân biệt hai loại MOSFET: MOSFET loại hiếm và MOSFET loại tăng.

Hình sau đây mô tả cấu tạo căn bản MOSFET loại hiếm (DE - MOSFET) kênh N và kênh P.

Thân p-Kênh n-n+n+NguồnSCổngGThoátDTiếp xúc kim loạiSiO2GDSThân UGDSThân nối với nguồnKý hiệuDE-MOSFET kênh NHình 23

Thân n-Kênh p-p+p+NguồnSCổngGThoátDTiếp xúc kim loạiSiO2GDSThân UGDSThân nối với nguồnKý hiệuDE-MOSFET kênh PHình 24

Chú ý rằng DE - MOSFET có 4 cực: cực thoát D, cực nguồn S, cực cổng G và thân U (subtrate). Trong các ứng dụng thông thường, thân U được nối với nguồn S.

Để DE-MOSFET hoạt động, người ta áp một nguồn điện VDD vào cực thoát và cực nguồn (cực dương của nguồn điện nối với cực thoát D và cực âm nối với cực nguồn S trong DE-MOSFET kênh N và ngược lại trong DE-MOSFET kênh P). Điện thế VGS giữa cực cổng và cực nguồn có thể âm (DE-MOSFET kênh N điều hành theo kiểu hiếm) hoặc dương (DE-MOSFET kênh N điều hành theo kiểu tăng)

Thân p-Kênh n-n+SGDSiO2- VDD ++ VGG -n+Thân p-Kênh n-n+ thoátVùng hiếm do cổng âm đẩy các điện tử và thoát dương hút các điện tử về nóTiếp xúc kim loại cực cổngVùng hiếm giữa phân cực nghịch p- và vùng thoát n+Hình 25Điều hành theo kiểu hiếm

Thân p-n-n+SGDSiO2- VDD +- VGG +n+Điện tử tập trung dưới sức hút nguồn dương của cực cổng làm cho điện trở thông lộ giảmĐiều hành theo kiểu tăngHình 26

Khi VGS = 0V (cực cổng nối thẳng với cực nguồn), điện tử di chuyển giữa cực âm của nguồn điện VDD qua kênh n- đến vùng thoát (cực dương của nguồn điện VDD) tạo ra dòng điện thoát ID. Khi điện thế VDS càng lớn thì điện tích âm ở cổng G càng nhiều (do cổng G cùng điên thế với nguồn S) càng đẩy các điện tử trong kênh n- ra xa làm cho vùng hiếm rộng thêm. Khi vùng hiếm vừa chắn ngang kênh thì kênh bị nghẽn và dòng điện thoát ID đạt đến trị số bảo hoà IDSS.

Khi VGS càng âm, sự nghẽn xảy ra càng sớm và dòng điện bảo hoà ID càng nhỏ.

Khi VGS dương (điều hành theo kiểu tăng), điện tích dương của cực cổng hút các điện tử về mặt tiếp xúc càng nhiều, vùng hiếm hẹp lại tức thông lộ rộng ra, điện trở thông lộ giảm nhỏ. Điều này làm cho dòng thoát ID lớn hơn trong trường hợp VGS = 0V.

00VGS(off) < 0 VGSVGS = +1VVGS = 0VVGS = -1VVGS = -2VVGS = -3VVDS (volt)ID (mA)IDSSĐiều hành kiểu tăngĐiều hành kiểu hiếm2VHình 27DE-MOSFET kênh NVGS = +2VIDmaxĐặc tuyến truyềnĐặc tuyến ngõ raID (mA)Vì cực cổng cách điện hẳn khỏi cực nguồn nên tổng trở vào của DE-MOSFET lớn hơn JFET nhiều. Cũng vì thế, khi điều hành theo kiểu tăng, nguồn VGS có thể lớn hơn 0,2V. Thế nhưng ta phải có giới hạn của dòng ID gọi là IDMAX. Đặc tuyến truyền và đặc tuyến ngõ ra như sau:

00VGS(off) > 0 VGSVGS = -1VVGS = 0VVGS = +1VVGS = +2VVGS = +3VVDS (volt)ID (mA)IDSSĐiều hành kiểu tăngĐiều hành kiểu hiếm-2VHình 28DE-MOSFET kênh PVGS = -2VIDmaxĐặc tuyến truyềnĐặc tuyến ngõ raID (mA)

Như vậy, khi hoạt động, DE-MOSFET giống hệt JFET chỉ có tổng trở vào lớn hơn và dòng rỉ IGSS nhỏ hơn nhiều so với JFET.

MOSFET loại tăng cũng có hai loại: E-MOSFET kênh N và E-MOSFET kênh P.

Về mặt cấu tạo cũng giống như DE-MOSFET, chỉ khác là bìng thường không có thông lộ nối liền giữa hai vùng thoát D và vùng nguồn S.

Thân p-n+n+NguồnSCổngGThoátDTiếp xúc kim loạiSiO2GDSThân UGDSThân nối với nguồnKý hiệuE-MOSFET kênh NHình 29Thân UMô hình cấu tạo và ký hiệu được diễn tả bằng hình vẽ sau đây:

Thân n-p+p+NguồnSCổngGThoátDTiếp xúc kim loạiSiO2GDSThân UGDSThân nối với nguồnKý hiệuE-MOSFET kênh PHình 30Thân U

Khi VGS < 0V, (ở E-MOSFET kênh N), do không có thông lộ nối liền giữa hai vùng thoát nguồn nên mặc dù có nguồn điện thế VDD áp vào hai cực thoát và nguồn, điện tử cũng không thể di chuyển nên không có dòng thoát ID (ID # 0V). Lúc này, chỉ có một dòng điện rỉ rất nhỏ chạy qua.

Thân p-n+SGDSiO2- VDD +VGS = 0Vn+Mạch tương đươngHình 31

Khi VGS>0, một điện trường được tạo ra ở vùng cổng. Do cổng mang điện tích dương nên hút các điện tử trong nền p- (là hạt tải điện thiểu số) đến tập trung ở mặt đối diện của vùng cổng. Khi VGS đủ lớn, lực hút mạnh, các điện tử đến tập trung nhiều và tạo thành một thông lộ tạm thời nối liền hai vùng nguồn S và thoát D. Điện thế VGS mà từ đó dòng điện thoát ID bắt đầu tăng được gọi là điện thế thềm cổng - nguồn (gate-to-source threshold voltage) VGS(th). Khi VGS tăng lớn hơn VGS(th), dòng điện thoát ID tiếp tục tăng nhanh.

Người ta chứng minh được rằng:

I D = K V GS − V GS ( th ) 2 size 12{I rSub { size 8{D} } =K left [V rSub { size 8{ ital "GS"} } - V rSub { size 8{ ital "GS" ( ital "th" ) } } right ] rSup { size 8{2} } } {}

Trong đó:ID là dòng điện thoát của E-MOSFET

K là hằng số với đơn vị AV2 size 12{ { {A} over {V rSup { size 8{2} } } } } {}

VGS là điện thế phân cực cổng nguồn.

VGS(th) là điện thế thềm cổng nguồn.

Hằng số K thường được tìm một cách gián tiếp từ các thông số do nhà sản xuất cung cấp.

Thí dụ: Một E-MOSFET kênh N có VGS(th) =3,8V và dòng điện thoát ID = 10mA khi VGS = 8V. Tìm dòng điện thoát ID khi VGS = 6V.

Giải: trước tiên ta tìm hằng số K từ các thông số:

K = I D V GS − V GS ( th ) 2 = 10 . 10 − 3 8 − 3,8 2 = 5, 67 . 10 − 4 A V 2 size 12{K= { {I rSub { size 8{D} } } over { left [V rSub { size 8{ ital "GS"} } - V rSub { size 8{ ital "GS" ( ital "th" ) } } right ] rSup { size 8{2} } } } = { {"10" "." "10" rSup { size 8{ - 3} } } over { left [8 - 3,8 right ] rSup { size 8{2} } } } =5,"67" "." "10" rSup { size 8{ - 4} } { {A} over {V rSup { size 8{2} } } } } {}

Vậy dòng thoát ID và VGS là:

I D = K V GS − V GS ( th ) 2 = 5, 67 . 10 − 4 6 − 3,8 2 size 12{I rSub { size 8{D} } =K left [V rSub { size 8{ ital "GS"} } - V rSub { size 8{ ital "GS" ( ital "th" ) } } right ] rSup { size 8{2} } =5,"67" "." "10" rSup { size 8{ - 4} } left [6 - 3,8 right ] rSup { size 8{2} } } {}

 ID = 2,74 mA

Thân p-n+SGDSiO2- VDD +- VGG +n+Thông lộ tạm thờiVGS  VGS(th) 00VGSVGS = 6VVGS = 5VVGS = 4VVGS = 3VVGS = 2VVDS (volt)ID (mA)VGS(th)Hình 32VGS = 7VIDmaxĐặc tuyến truyềnĐặc tuyến ngõ raID (mA)VGSmax

~C2C1RD = 820RG 100Kv0(t)vGS(t) +-+VDD = 20V-VGG = -1VHình 33Ta xem mô hình của một mạch khuếch đại tín hiệu nhỏ dùng JFET kênh N mắc theo kiểu cực nguồn chung

RD = 820VGS +-VDD = 20VHình 34VGG = -1V+-VDS IGSS ID RG 100KMạch tương đương một chiều (tức mạch phân cực) như sau:

Cũng giống như transistor thường (BJT), để xác định điểm điều hành Q, người ta dùng 3 bước:

Áp dụng định luật Krichoff ở mạch ngõ vào để tìm VGS.

Dùng đặc tuyến truyền hay công thức: ID=IDSS1−VGSVGS(off)2 size 12{I rSub { size 8{D} } =I rSub { size 8{ ital "DSS"} } left [1 - { {V rSub { size 8{ ital "GS"} } } over {V rSub { size 8{ ital "GS" ( ital "off" ) } } } } right ] rSup { size 8{2} } } {}trong trường hợp DE-MOSFET hoặc công thức ID=KVGS−VGS(th)2 size 12{I rSub { size 8{D} } =K left [V rSub { size 8{ ital "GS"} } - V rSub { size 8{ ital "GS" ( ital "th" ) } } right ] rSup { size 8{2} } } {}trong trường hợp E-MOSFET để xác định dòng điện thoát ID.

Áp dụng định luật Krichoff ở mạch ngõ ra để tìm hiệu điện thế VDS.

Bây giờ, ta thử ứng dụng vào mạch điện hình trên:

Mạch ngõ vào, ta có:

V GG − R G I GSS + V GS = 0 size 12{V rSub { size 8{ ital "GG"} } - R rSub { size 8{G} } I rSub { size 8{ ital "GSS"} } +V rSub { size 8{ ital "GS"} } =0} {}

Suy ra, VGS=−VGG+RGIGSS size 12{V rSub { size 8{ ital "GS"} } = - V rSub { size 8{ ital "GG"} } +R rSub { size 8{G} } I rSub { size 8{ ital "GSS"} } } {}

Vì dòng điện IGSS rất nhỏ nên ta có thể bỏ qua.

Như vậy, VGS≈−VGG size 12{V rSub { size 8{ ital "GS"} } approx - V rSub { size 8{ ital "GG"} } } {}

Trong trường hợp trên, VGS = -1

Đây là phương trình biểu diễn đường phân cực (bias line) và giao điểm của đường thẳng này với đặc tuyến truyền là điểm điều hành Q.

Nhờ đặc tuyến truyền, ta có thể xác định được dòng thoát ID.

00VGS(off) VGSVGS = 0VVGS = -1VVGS = -2VVGS = -3VVGS = -4VVDSIDIDIDSSHình 35IDSSIDID-1VDS(off) =VDDVDSQĐường thẳng lấy điệnĐường phân cựcVGS = -VGG = -1VQ

- Để xác định điện thế VDS, ta áp dụng định luật Kirchoff cho mạch ngõ ra:

VDD = RDID + VDS

 VDS = VDD – RDID

Đây là phương trình của đường thẳng lấy điện tĩnh. Giao điểm của đường thẳng này với đặc tuyến ngõ ra với VGS = -VGG = -1V chính là điểm tĩnh điều hành Q.

~C2C1RD = 820RG 100Kv0(t)vGS(t) +-+VDD = 20V-VGG = -1VHình 36vS(t) vDS(t) +-vS(t) t 0 -10mV +10mV Giả sử ta áp một tín hiệu xoay chiều hình sin vs(t) có biên độ điện thế đỉnh là 10mV vào ngõ vào của một mạch khuếch đại cực nguồn chung dùng JFET kênh N

C1 và C2 là 2 tụ liên lạc, được chọn sao cho có dung kháng rất nhỏ ở tần số của tín hiệu và có thể được xem như nối tắt ở tần số tín hiệu.

Nguồn tín hiệu vs(t) sẽ chồng lên điện thế phân cực VGS nên điện thế cổng nguồn vGS(t) ở thời điểm t là:

vGS(t) = VGS + Vgs(t)

= -1V + 0,01sin t (V)

vGS(t) t -1V -1,01V -0,99V 0Hình 37

Nguồn tín hiệu có điện thế đỉnh nhỏ nên điện thế cổng nguồn vẫn luôn luôn âm. Nhờ đặc tuyến truyền, chúng ta thấy rằng điểm điều hành sẽ di chuyển khi VGS thay đổI theo tín hiệu. Ở thời điểm khi VGS ít âm hơn, dòng thoát iD(t) tăng và khi VGS âm nhiều hơn, dòng thoát iD(t) giảm. Vậy dòng điện thoát iD(t) thay đổi cùng chiều với vGS(t) và có trị số quanh dòng phân cực ID tỉnh (được giả sử là 12,25mA). Độ gia tăng của iD(t) và độ giảm của iD(t) bằng nhau với tín hiệu nhỏ (giả sử là 0,035mA). (Xem hình trang sau).

Sự thay đổi dòng điện thoát iD(t) sẽ làm thay đổi hiệu số điện thế giữa cực thoát và cực nguồn.

Ta có vDS(t) = VDD – iD(t).RD. Khi iD(t) có trị số tối đa, thì vDS(t) có trị số tối thiểu và ngược lại. Điều này có nghĩa là sự thay đổi của vDS(t) ngược chiều với sự thay đổi của dòng iD(t) tức ngược chiều với sự thay đổi của hiệu thế ngõ vào vGS(t), người ta bảo điện thế ngõ ra ngược pha - lệch pha 180o so với điện thế tín hiệu ngõ vào.

Người ta định nghĩa độ lợi của mạch khuếch đại là tỉ số đỉnh đối đỉnh của hiệu thế tín hiệu ngõ ra và trị số đỉnh đối đỉnh của hiệu thế tín hiệu ngõ vào:

A V = v o ( t ) v S ( t ) size 12{A rSub { size 8{V} } = { {v rSub { size 8{o} } ( t ) } over {v rSub { size 8{S} } ( t ) } } } {}

Trong trường hợp của thí dụ trên:

A V = v o ( t ) v S ( t ) = 0, 0574 V P − P ⟨ − 180 o 0, 02 V P − P size 12{A rSub { size 8{V} } = { {v rSub { size 8{o} } ( t ) } over {v rSub { size 8{S} } ( t ) } } = { {0,"0574"V rSub { size 8{P - P} } langle - "180" rSup { size 8{o} } } over {0,"02"V rSub { size 8{P - P} } } } } {}

AV=2,87 -180o

Người ta dùng dấu - để biểu diễn độ lệch pha 180o

VGS0ID(mA)Q-1V-1,01V-0.99VVGS(off)12,285mA12,215mARD = 820v0(t) = vds(t)VDD = +20ViD(t)C2vDS(t)vS(t)t0,01V-0,01V0t0-0,99V-1,01V-1vGS(t)t012,285iD(t) (mA)12,21512,250t09,9837vDS(t) (V)9,92639,9550v0(t)t0,0287V-0,0287V0Hình 38

* Mạch tương đương của FET với tín hiệu nhỏ:

igvgsvdsidHình 39Người ta có thể coi FET như một tứ cực có dòng điện và điện thế ngõ vào là vgs và ig. Dòng điện và điện thế ngõ ra là vds và id

Do dòng ig rất nhỏ nên FET có tổng trở ngõ vào là:

rπ=vgsig size 12{r rSub { size 8{π} } = { {v rSub { size 8{ ital "gs"} } } over {i rSub { size 8{g} } } } } {} rất lớn

Dòng thoát id là một hàm số theo vgs và vds. Với tín hiệu nhỏ (dòng điện và điện thế chỉ biến thiên quanh điểm điều hành), ta sẽ có:

i D = ∂ i D ∂ v GS ∣ v gs ∣ Q  + ∂ i D ∂ v DS ∣ v DS ∣ Q  size 12{i rSub { size 8{D} } = { { partial i rSub { size 8{D} } } over { partial v rSub { size 8{ ital "GS"} } } } alignl { stack { lline v rSub { size 8{ ital "gs"} } {} # lline rSub { size 8{Q} } {} } } + { { partial i rSub { size 8{D} } } over { partial v rSub { size 8{ ital "DS"} } } } alignl { stack { lline v rSub { size 8{ ital "DS"} } {} # lline rSub { size 8{Q} } {} } } } {}

Người ta đặt:

gm=∂iD∂vGS∣∣Q size 12{g rSub { size 8{m} } = { { partial i rSub { size 8{D} } } over { partial v rSub { size 8{ ital "GS"} } } } alignl { stack { lline {} # lline rSub { size 8{Q} } {} } } " "} {} và 1ro=∂iD∂vDS∣∣Q size 12{ { {1} over {r rSub { size 8{o} } } } = { { partial i rSub { size 8{D} } } over { partial v rSub { size 8{ ital "DS"} } } } alignl { stack { lline {} # lline rSub { size 8{Q} } {} } } " "} {}

Ta có: id=gmvgs+1rovds(coù theå ñaët 1ro=go) size 12{i rSub { size 8{d} } =g rSub { size 8{m} } v rSub { size 8{"gs"} } + { {1} over {r rSub { size 8{o} } } } v rSub { size 8{ ital "ds"} } " " ( "coù theå ñaët " { {1} over {r rSub { size 8{o} } } } =g rSub { size 8{o} } ) } {}

vgs = r.ig

vgsGDSrgmvgsr0vdsidHình 40Các phương trình này được diễn tả bằng giản đồ sau đây gọi là mạch tương đương xoay chiều của FET.

vgsGDSgmvgsr0vdsidHình 41Riêng đối với E-MOSFET, do tổng trở vào r rất lớn, nên trong mạch tương đương người ta có thể bỏ r

Cũng tương tự như ở BJT, một cách tổng quát người ta định nghĩa điện dẫn truyền của FET là tỉ số: gm=id(t)vgs(t) size 12{g rSub { size 8{m} } = { {i rSub { size 8{d} } ( t ) } over {v rSub { size 8{ ital "gs"} } ( t ) } } } {}

QVGS (volt)ID(mA)VGSIDVGS(off)IDSSĐộ dốc tại điểm ID = IDSS là gmoĐộ dốc tại điểm Q là:Hình 42Điện dẫn truyền có thể được suy ra từ đặc tuyến truyền, đó chính là độ dốc của tiếp tuyến với đặc tuyến truyền tại điểm điều hành Q

Về mặt toán học, từ phương trình truyền:

I D = I DSS 1 − V GS V GS ( off ) 2 size 12{I rSub { size 8{D} } =I rSub { size 8{ ital "DSS"} } left [1 - { {V rSub { size 8{ ital "GS"} } } over {V rSub { size 8{ ital "GS" ( ital "off" ) } } } } right ] rSup { size 8{2} } } {}

Ta suy ra: gm=dIDdVGS=IDSS1−VGSVGS(off)2 size 12{g rSub { size 8{m} } = { { ital "dI" rSub { size 8{D} } } over { ital "dV" rSub { size 8{ ital "GS"} } } } =I rSub { size 8{ ital "DSS"} } left [1 - { {V rSub { size 8{ ital "GS"} } } over {V rSub { size 8{ ital "GS" ( ital "off" ) } } } } right ] rSup { size 8{2} } } {}

g m = − 2I DSS V GS ( off ) = 1 − V GS V GS (