Các loại bộ nhớ bán dẫn 3

Mỗi tế bào RAM tĩnh là một mạch FlipFlop dùng Transistor BJT hay MOS (H 7.17)

(a) (H 7.17) (b)

(H 7.17a) là một tế bào nhớ RAM tĩnh dùng transistor BJT với 2 đường địa chỉ hàng và cột.

Khi một trong hai đường địa chỉ hàng hoặc cột ở mức thấp các tế bào không được chọn vì cực E có điện thế thấp hai Transistor đều dẫn, mạch không hoạt động như một FF. Khi cả hai địa chỉ hàng và cột lên cao, mạch hoạt động như FF, hai trạng thái 1 và 0 của tế bào nhớ được đặc trưng bởi hai trạng thái khác nhau của 2 đường bit và bit___ size 12{ { ital "bit"} cSup { size 8{"___"} } } {}.

Giả sử khi T₁ dẫn thì T₂ ngưng, đường bit có dòng điện chạy qua, tạo điện thế cao ở R₃ trong khi đó đường bit___ size 12{ { ital "bit"} cSup { size 8{"___"} } } {} không có dòng chạy qua nên ở R₄ có điện thế thấp. Nếu ta qui ước trạng thái này tương ứng với bit 1 thì trạng thái ngược lại, là trạng thái T₁ ngưng và T₂ dẫn, hiệu thế ở điện trở R₃ thấp và ở R₄ cao, sẽ là bit 0. R₃ và R₄ có tác dụng biến đổi dòng điện ra điện thế.

Đối với tế bào nhớ dùng MOS, hai đường từ nối với T₅, T₆ và T₇, T₈ nên khi một trong hai đường từ ở mức thấp T₁ và T₂ bị cô lập khỏi mạch, tế bào nhớ không được chọn. Khi cả hai lên cao mạch hoạt động tương tự như trên. Trong mạch này R₁ và R₂ thay bởi T₃ và T₄ và không cần R₃ và R₄ như mạch dùng BJT.

(H 7.18) là mạch điều khiển chọn chip và thực hiện tác vụ đọc/viết vào tế bào nhớ.

(H 7.18)

OPAMP giữ vai trò mạch so sánh điện thế hai đường bit và bit___ size 12{ { ital "bit"} cSup { size 8{"___"} } } {} cho ở ngã ra mức cao hoặc thấp tùy kết quả so sánh này (tương ứng với 2 trạng thái của tế bào nhớ) và dữ liệu được đọc ra khi cổng đệm thứ 2 mở

Khi cổng đệm thứ nhất mở xuống thấp dữ liệu được ghi vào tế bào nhớ qua cổng đệm 1. Cổng 3 tạo ra hai tín hiệu ngược pha từ dữ liệu vào. Nếu hai tín hiệu này cùng trạng thái với hai đường bit và bit___ size 12{ { ital "bit"} cSup { size 8{"___"} } } {} của mạch trước đó, mạch sẽ không đổi trạng thái nghĩa là nếu tế bào nhớ đang lưu bit giống như bit muốn ghi vào thì mạch không thay đổi. Bây giờ, nếu dữ liệu cần ghi khác với dữ liệu đang lưu trữ thì mạch FF sẽ thay đổi trạng thái cho phù hợp với 2 tín hiệu ngược pha được tạo ra từ dữ liệu. Bit mới đã được ghi vào.

- Chu kỳ đọc của SRAM

Giản đồ thời gian một chu kỳ đọc của SRAM tương tự như giản đồ thời gian một chu kỳ đọc của ROM (H 7.11) thêm điều kiện tín hiệu lên mức cao.

- Chu kỳ viết của SRAM

(H 7.19) là giản đồ thời gian một chu kỳ viết của SRAM

Một chu kỳ viết t_WC bao gồm:

- tAS (Address Setup time): Thời gian thiết lập địa chỉ : Thời gian để giá trị địa chỉ ổn định trên bus địa chỉ cho tới lúc tín hiệu CS___ size 12{ { ital "CS"} cSup { size 8{"___"} } } {} tác động.

- tW (Write time): Thời gian từ lúc tín hiệu CS___ size 12{ { ital "CS"} cSup { size 8{"___"} } } {} tác động đến lúc dữ liệu có giá trị trên bus dữ liệu.

- tDS và tDH: Khoảng thời gian dữ liệu tồn tại trên bus dữ liệu bao gồm thời gian trước (t_DS) và sau (t_DH) khi tín hiệu CS___ size 12{ { ital "CS"} cSup { size 8{"___"} } } {}không còn tác động

- tAH (Address Hold time): Thời gian giữ địa chỉ: từ lúc tín hiệu CS___ size 12{ { ital "CS"} cSup { size 8{"___"} } } {}không còn tác động đến lúc xuất hiện địa chỉ mới.

(H 7.19)

(H 7.20a) là một tế bào nhớ của DRAM

(a) (H 7.20) (b)

(H 7.20b) là một cách biểu diễn tế bào nhớ DRAM trong đó đơn giản một số chi tiết được dùng để mô tả các tác vụ viết và đọc tế bào nhớ này.

Các khóa từ S₁ đến S₄ là các transistor MOS được điều khiển bởi các tín hiệu ra từ mạch giải mã địa chỉ và tín hiệu.

Để ghi dữ liệu vào tế bào, các khóa S₁ và S₂ đóng trong khi S₃ và S₄ mở. Bit 1 thực hiện việc nạp điện cho tụ C và bit 0 làm tụ C phóng điện. Sau đó các khóa sẽ mở để cô lập C với phần mạch còn lại. Một cách lý tưởng thì C sẽ duy trì trạng thái của nó vĩnh viễn nhưng thực tế luôn luôn có sự rỉ điện qua các khóa ngay cả khi chúng mở do đó C bị mất dần điện tích .

Để đọc dữ liệu các khóa S₂ , S₃ , S₄ đóng và S₁ mở, tụ C nối với một mạch so sánh với một điện thế tham chiếu để xác định trạng thái logic của nó. Điện thế ra mạch so sánh chính là dữ liệu được đọc ra. Do S₂ và S₄ đóng, dữ liệu ra được nối ngược lại tụ C để làm tươi nó. Nói cách khác, bit dữ liệu trong tế bào nhớ được làm tươi mỗi khi nó được đọc.

Sử dụng DRAM, được một thuận lợi là dung lượng nhớ khá lớn nhưng phải có một số mạch phụ trợ:

- Mạch đa hợp địa chỉ vì DRAM luôn sử dụng địa chỉ hàng và cột

- Mạch làm tươi để phục hồi dữ liệu có thể bị mất sau một khoảng thời gian ngắn nào đó.

a. Đa hợp địa chỉ

Như đã nói trên, do dung lượng của DRAM rất lớn nên phải dùng phương pháp đa hợp để chọn một vị trí nhớ trong DRAM. Mỗi vị trí nhớ sẽ được chọn bởi 2 địa chỉ hàng và cột lần lượt xuất hiện ở ngã vào địa chỉ.

Thí dụ với DRAM có dung lượng 16Kx1, thay vì phải dùng 14 đường địa chỉ ta chỉ cần dùng 7 đường và mạch đa hợp 14 → 7 (7 đa hợp 2→1) để chọn 7 trong 14 đường địa chỉ ra từ CPU (H 7.21). Bộ nhớ có cấu trúc là một ma trận 128x128 tế bào nhớ, sắp xếp thành 128 hàng và 128 cột, có một ngã vào và một ngã ra dữ liệu, một ngã vào. Hai mạch chốt địa chỉ (hàng và cột) là các thanh ghi 7 bit có ngã vào nối với ngã ra mạch đa hợp và ngã ra nối với các mạch giải mã hàng và cột. Các tín hiệu RAS_____ size 12{ { ital "RAS"} cSup { size 8{"_____"} } } {} và CAS_____ size 12{ { ital "CAS"} cSup { size 8{"_____"} } } {} dùng làm xung đồng hồ cho mạch chốt và tín hiệu Enable cho mạch giải mã. Như vậy 14 bit địa chỉ từ CPU sẽ lần lượt được chốt vào các thanh ghi hàng và cột bởi các tín hiệu RAS_____ size 12{ { ital "RAS"} cSup { size 8{"_____"} } } {} và CAS_____ size 12{ { ital "CAS"} cSup { size 8{"_____"} } } {} rồi được giải mã để chọn tế bào nhớ. Vận hành của hệ thống sẽ được thấy rõ hơn khi xét các giản đồ thời gian của DRAM.

(H 7.21)

b. Giản đồ thời gian của DRAM

(H 7.22) là giản đồ thời gian đọc và viết tiêu biểu của DRAM (Hai giản đồ này chỉ khác nhau về thời lượng nhưng có chung một dạng nên ta chỉ vẽ một)

(H 7.22)

Giản đồ cho thấy tác động của tín hiệu MUX¯ size 12{ {overline { ital "MUX"}} } {} và các tín hiệu RAS_____ size 12{ { ital "RAS"} cSup { size 8{"_____"} } } {} và CAS¯ size 12{ {overline { ital "CAS"}} } {}. Khi MUX¯ size 12{ {overline { ital "MUX"}} } {}ở mức thấp mạch đa hợp cho ra địa chỉ hàng (A₀ . . . A₆) và được chốt vào thanh ghi khi tín hiệu RAS¯ size 12{ {overline { ital "RAS"}} } {} xuống thấp. Khi MUX¯ size 12{ {overline { ital "MUX"}} } {}ở mức cao mạch đa hợp cho ra địa chỉ cột (A₇ . . . A₁₃) và được chốt vào thanh ghi khi tín hiệu CAS¯ size 12{ {overline { ital "CAS"}} } {} xuống thấp. Khi cả địa chỉ hàng và cột đã được giải mã, dữ liệu tại địa chỉ đó xuất hiện trên bus dữ liệu để đọc ra hoặc ghi vào ( khả dụng)

c. Làm tươi DRAM

DRAM phải được làm tươi với chu kỳ khoảng 2ms để duy trì dữ liệu.

Trong phần trước ta đã thấy tế bào nhớ DRAM được làm tươi ngay khi tác vụ đọc được thực hiện. Lấy thí dụ với DRAM có dung lượng 16Kx1 (16.384 tế bào) nói trên, chu kỳ làm tươi là 2 ms cho 16.384 tế bào nhớ nên thời gian đọc mỗi tế bào nhớ phải là 2 ms/16.384 = 122 ns. Đây là thời gian rất nhỏ không đủ để đọc một tế bào nhớ trong điều kiện vận hành bình thường. Vì lý do này các hãng chế tạo đã thiết kế các chip DRAM sao cho mỗi khi tác vụ đọc được thực hiện đối với một tế bào nhớ, tất cả các tế bào nhớ trên cùng một hàng sẽ được làm tươi. Điều này làm giảm một lượng rất lớn tác vụ đọc phải thực hiện để làm tươi tế bào nhớ. Trở lại thí dụ trên, tác vụ đọc để làm tươi phải thực hiện cho 128 hàng trong 2 ms. Tuy nhiên để vừa vận hành trong điều kiện bình thường vừa phải thực hiện chức năng làm tươi người ta phải dùng thêm mạch phụ trợ, gọi là điều khiển DRAM (DRAM controller)

IC 3242 của hảng Intel thiết kế để sử dụng cho DRAM 16K (H 7.23)

Ngã ra 3242 là địa chỉ 7 bit đã được đa hợp và nối vào ngã vào địa chỉ của DRAM. Một mạch đếm 7 bit kích bởi xung đồng hồ riêng để cấp địa chỉ hàng cho DRAM trong suốt thời gian làm tươi. 3242 cũng lấy địa chỉ 14 bit từ CPU đa hợp nó với địa chỉ hàng và cột đã được dùng khi CPU thực hiện tác vụ đọc hay viết. Mức logic áp dụng cho các ngã REFRESH ENABLE và ROW ENABLE xác định 7 bit nào của địa chỉ xuất hiện ở ngã ra mạch controller cho bởi bảng

(H 7.23)